研究集成有10位adc的增强型视频解码器adv7183

　　摘要：典型应用图4是ADV7183的一个典型应用电路。其中电路的供电电压VAA应选为7V，VDD应选为4V，数字输入引脚电压应为GND-0.5V到VAA+0.5V，模拟输出电压应为GND-0.5V到VAA。该电路可工作在0～70℃的温度范围内。另外还需注意:ADV7183是ESD(electrostatic discharge)敏感设备。尽管ADV7183本身带有ESD保护电路，但受到高强度静电放电的持续损害时，ADV7183会造成性能衰退和功能下降，因此有必要采取适当的ESD防护措施。

　　关键词：视频解码器,行锁定系统时钟(LLC),模数转换器(ADC),ADV71831

　　概述ADV7183是一种综合视频解码器。它能够自动将一种兼容国际标准NTSC 或PAL的模拟视频基带信号转换成另一种兼容16位/8位CCIR601/CCIR656 的 YCrCb 型4:2:2或4:1:1视频数据。其灵活的数字式输出接口能够在基于缓存器结构和行锁时钟的系统中完成视频解码和转换功能，这使得ADV7183可以广泛应用于放映机、数字电视、DVD录像机和游戏机等许多系统。ADV7183的主要特点如下：● 内部带有行锁定系统时钟(LLC)和自适应数字线长跟踪(ADLLT)电路，可以提供双重视频锁定功能;● 具有三行色度梳状滤波器;● 具有实时时钟和信息输出功能;● 具有完整的AGC和箝位控制功能，可对色度、亮度、饱和度和对比度进行编程视频调节;● 有6个模拟视频输入信道;● 可设置为二线连续双向端口模式，并与I2C兼容● 可自动进行NTSC 或PAL检测;● 带有不同模式的视频输入和16-bit宽度总线数字输出;● 输入峰峰值为0.5V～2V。

　　ADV7183是美国模拟器件公司(ADI)推出的集成了10位ADC的增强型视频解码器。它内含两个10-bit精确模数转换器(ADCs)和完整的自动增益控制(AGC)电路，可广泛用于放映机、数字电视、DVD录像机和游戏机等许多系统中。文中详细介绍了它的结构特点、引脚功能和工作原理，给出了它的典型应用电路。

　　图1

　　2　引脚功能ADV7183的引脚排列如图1(顶视图)所示。它采用80-LQFP封装。各引脚定义如下：(VS/VACTIVE)1脚：双重功能复用管脚,当(OM_SEL[1:0]=0, 0)时该脚输出对应于YUV像素数据的垂直同步信号VS而当(OM_SEL[1:0]=1, 0 or 0,1)时，VACTIVE是一个在视频场有效期间内的有效信号。(HS/HACTIVE)2脚：双重功能管脚(当(OM_SEL[1：0] = 0，0)时，输出为一个可编程的行同步信号HS;而当(OM_SEL[1：0]=1， 0 or 0，1)，HACTIVE是一个在视频行有效期间的有效信号。(DVSSIO)3，14脚：数字输入/输出接地端。(DVDDIO)4，15脚：数字输入/输出电源端3.3V。(P15～P0)5～8，19～24， 32，33，73～76脚：视频像素输出口，其中包括8bit亮度信号Y(P15～P8)和8bit 色差信号Cb和Cr(P7～P0)。(DVSS1～3)9，31，71脚：数字电源地。(DVDD1～3)10，30，72脚：数字电源引脚(3.3V)。(AFF)11脚：几乎全满标志。当FIFO达到用户设定的几乎全满的边缘时,该脚为FIFO控制信号指示标记。(CLKIN)16脚：异步FIFO时钟。(LLCREF)25脚：时钟参考输出。(GPO[3:0])17,18,34, 35脚：由I2C控制的通用目的输出。(LLC2)26脚：行锁定系统时钟输出的二分频(13.5MHz)。

　　图2

　　(LLC1/PCLK)27脚：双重功能复用管脚行锁定系统时钟输出或20～35MHz的FIFO输出时钟。(XTAL1)28脚：晶体振荡器的第二管脚，如果使用了外部时钟源，则该管脚可以不连。(XTAL)29脚：27MHz晶体振荡器输入管脚或连接外部晶体振荡器的输入(与CMOS电平兼容)。(PWRDN)36脚：低功率使能。(ELPF)37脚：该管脚主要用于LLC锁相环所必需的外部环路滤波器。(PVDD)38脚：电源。(PVSS)39脚：地。(AVSS)40,47,53,56,63脚：模拟电源地。(AVSS1～6)41,43,45,57,59,61脚：模拟输入信道。如果选择了单终端模式，则接地当选择了不同的模式，则直接与REFOUT相连。(AVDD)50脚：模拟电源引脚(5V)。(CAPY1-2)48,49脚：ADC电容网络。(SDATA)67脚：MPU口串行数据输入/输出。(REFOUT)51脚：内部参考电压输出。(CML)52脚：ADC公共模式。(SCLK)68脚：MPU口串行时钟输入接口。(CAPC1～2)54, 55脚：ADC电容网络。(ALSB)66脚：TTL地址输入。(ISO)65脚：输入超出开关。(AIN1～6)42,44,46,58,60,62脚：模拟视频输入信道。(VREF/VRESET)69脚：VREF标志着下一场的开始VRESET标志着新场的开始。(HREF/HRESET)70脚：HREF标志着新视频行的开始HRESET标志着新行的开始。(RD)77脚：异步FIFO读使能信号。(RESET)64脚：系统输入重新设置。(DV)78脚：数据有效输出信号。(OE)79脚：输出使能控制端口。(FIELD)80脚：奇/偶场输出信号。

　　集成有10位adc的增强型视频解码器adv7183及其应用 :

　　3 工作原理ADV7183内部原理及功能框图如图2所示，下面介绍其工作原理。3.1 模拟信号输入ADV7183有6个模拟视频输入信道，这6个信道用不同的配置可以支持6个CVBS输入信号、3个S-video输入信号和2个YCrCb构成的模拟视频输入信号。通过INSEL可控制输入的类型和信道的选择。模拟信号输入前端包括三个用于直流恢复的箝位电路。ADC前有三个取样保持放大器，可在YCrCb输入模式时保证取样值同时到达三个信道。两个10-bit ADCs用来取样。为了尽可能高质量的捕获视频信号，整个模拟信号输入前端存在着很大的差异。3.2 同步像素输出接口ADV7183支持三种输出接口模式：兼容LLC的同步像素接口、CAPI接口和SCAPI接口。设定为同步像素接口模式时，像素和控制数据的输出与LLC1(8-bit模式)或LLC2(16-bit模式)同步。这种模式时的场消隐、行消隐和列消隐的控制和定时信息编码与控制码相同。设定为CAPI接口或SCAPI接口模式时，只有激活的像素数据输出才与异步先进先出时钟(CLKI)同步。像素一般通过一个512像素深、20比特宽的FIFO容器输出，HACTIVE和VACTIVE输出一般要使用相互独立的引脚。CAPI接口和SCAPI的接口模式数据一直是16-bit，所以，当输出接口需要8-bit或10-bit时，一般不能采用这种接口模式。ADV7183的默认模式为兼容LLC的8-bit CCIR656 4:2:2。

　　图4

　　3.3 控制和像素接口FIFO模式图3所示是ADV7183的控制和像素FIFO接口模式时序，当ADV7183工作在此模式时，产生的像素数据将在512像素深的FIFO容器中缓存。只有激活的视频像素和控制码才被写入FIFO，其余的则全部丢弃。这种模式时，CLKIN必须比移入FIFO的有效数据率要快，否则FIFO就会溢出。当ADV7183工作在SCAPI接口模式时，可利用DV(data valid)到RD(read enable) 的反馈系统来保证FIFO不溢出。而当FIFO达到AFF(almost full flag)时，DV马上升高并一直保持FIFO为AEF(almost empty flag)。使用此模式时，输出像素的数据情况可由DV和QCLK指示器来决定。

期刊VIP网，您身边的高端学术顾问

文章名称： 研究集成有10位adc的增强型视频解码器adv7183

文章地址： http://www.qikanvip.com/ruanjiankaifa/12138.html